Проектирование СБИС
МОП-транзисторы, стандартные ячейки, от RTL до топологии, тайминги
64 записи лекций, около 13 часов
Записи лекций
- Прочие каналы — Verilog by Explore VLSI - VLSI Design & Verification, 31 лекция
- Suma Study Centre — Digital Logic Design through Verilog HDL ( VLSI ), 40 лекций
- Prof. Barapate's Tutorials — VLSI, 24 лекции
- University of Scholars — VLSI - I (EEE) Fahad Raihan Saquib (Fall-2024), 16 лекций
- Прочие каналы — VLSI Testing, 94 лекции
- Engineering Gems — VLSI DESIGN, 8 лекций
Что нужно знать заранее
Область знаний
Карта знаний