Проектирование СБИС
МОП-транзисторы, стандартные ячейки, от RTL до топологии, тайминги
6 записей лекций, около 10 часов
Записи лекций
- Прочие каналы — Verilog by Explore VLSI - VLSI Design & Verification, 31 лекция
- NPTEL — VLSI Design Flow: RTL to GDS, 19 лекций
- Dr Abdul Mannan — VLSI Design (2K19 EE), 64 лекции
- Microelectronics — Integrated Circuit Design and Research, 24 лекции
- Engineering Funda — Complete VLSI Design Flow, 11 лекций
- Engineering Funda — Introduction to VLSI Design, 11 лекций
Что нужно знать заранее
Область знаний
Карта знаний